🧾 PCB Layout 检查清单(交互式)

打勾即存(本地)、实时评分、一键导出评审报告——功率板 Layout 的 36 条硬规则,按「叠层与阻抗 / 布局与环路 / 电源与去耦 / 信号与地 / 热与工艺 / 制造检查」六大类组织,每条附"为什么"。发给板厂/自查两用。

Layout功率环路叠层与阻抗DFM检查清单

🎯 使用方法

1. 投板前逐条对照打勾,勾选自动保存在本浏览器
2. 评分 100% 再投板;有争议的条目保留空勾并记入导出报告
3. 本清单面向 FOC 关节驱动板(2~4 层板);高压板(>60V)需追加爬电间距专项
建议用时:投板前 30 分钟

💡 三条总纲(清单的哲学):①功率环路最小面积——所有 EMI 问题的根源是 di/dt 环路面积,缩短"电容→上管→电机→下管→电容"这个环;②模拟小信号"躲着"功率走——采样走差分、就近滤波、远离开关节点;③地不是地——功率地/模拟地/数字地分区单点汇接,让大电流不流过小信号的参考点。下面 36 条就是这三句话 + 叠层/热/DFM 的工程展开。

示意图 ①:2 层板功率环路(Top 视角)——环路面积目标 <5 cm²

图①:2 层板功率环路最小化——电容紧贴桥臂,环路面积目标 <5 cm²,环路越小寄生电感与 EMI 越低

示意图 ②:4 层板叠层剖面与换孔回流路径

图②:4 层板叠层剖面与换孔回流——L2 完整地平面是信号首选参考层,换层过孔旁 1~2 mm 内加回流地过孔

1 叠层与阻抗

叠层决定整块板的「回流路径地基」:层数怎么排、参考平面在哪、差分阻抗是多少,这三件事先定下来,后面的布局才有约束可依。

叠层与阻抗

1. 层数选择与叠层对称补充💡 2 层板功率/信号同面难兼顾,4 层板用「信号/地/功率/信号」叠层;叠层关于板心对称可防翘曲、应力均匀。

2. 差分对阻抗控制补充💡 CAN 120Ω、编码器 SPI、采样差分对按阻抗计算器(02-11)定线宽/间距;阻抗失配会反射,并把共模噪声转成差模干扰。

3. 地平面完整💡 信号线下方地平面不割裂;必须开槽处信号禁止跨槽(跨槽=环路面积暴涨)。

4. 回流路径与换层过孔补充💡 关键信号换层时在过孔旁加回流地过孔,否则回流绕远、环路面积暴涨,EMI 与串扰一起恶化。

2 布局与环路

功率换流环路与栅极驱动环路是 EMI、地弹乃至炸管的头号来源,这一节是所有规则里优先级最高的——先把「大电流、高 di/dt」的回路按住,再谈别的。

功率环路

5. 功率环路面积最小化💡 母线电容→桥臂→电机端子的换流环路最短、最宽;实测环路面积 < 5 cm² 量级。EMI 与地弹的根源。

6. 母线电容紧贴桥臂💡 电解/大电容 + 0.1µF MLCC 就近并联,高频去耦直接跨在半桥两端。

7. 相线(输出)短而宽💡 按载流查宽(1oz 铜约 40mil/A@10℃温升外置参考),过孔多打并联。

8. 开关节点铜面积克制💡 相位焊盘只留散热所需,不做成大天线;下方底层禁止走敏感线。

栅驱

9. 栅极回路最短💡 栅驱 IC → 栅极电阻 → MOSFET 栅极,环路 < 1~2cm;源极直接从功率管 kelvin 脚回去。

10. 自举电容靠近 VB/VS💡 自举二极管回路短;VS 凯尔文接相位焊盘。

11. 死区与下拉电阻落实💡 每个栅极有下拉(10kΩ量级)防悬空半导通;栅阻与下拉焊盘便于改值。

3 电源与去耦

母线、DCDC 与各级电源的去耦决定电压「稳不稳」:纹波、噪声和上电浪涌都从这里进入整板,去耦电容的位置比容量更关键。

电源与去耦

12. DCDC 功率环路同功率级规则💡 BUCK 的输入环路与续流环路同样最小化;电感下方不走线。

13. 上电时序与软启动💡 大电容充电有限流(NTC/PMOS);多路电源按序(MCU 先于功率使能)。

14. 去耦电容就近 IC 引脚补充💡 每个电源引脚旁 0.1µF、距引脚 ≤3mm,先过电容再进芯片;大电流 Buck 输出并多颗陶瓷降 ESR,抑制纹波与瞬态跌落。

15. 模拟/数字电源隔离补充💡 VDDA 与 VDD 用磁珠/0Ω+电容隔离,ADC 参考远离开关噪声,否则采样被数字开关毛刺污染。

4 信号与地

毫伏级的采样、通信与时钟信号是整板最脆弱的「神经」;地分区则是让几十安培的大电流回流不流进这些小信号的参考点。

采样

16. 电流采样差分紧耦合💡 从采样电阻焊盘对称引出差分对,等长紧邻,远离开关节点与栅驱。

17. 采样就近 RC 滤波💡 截止频率对准 PWM 频率(如 20kHz PWM 取 100~500kHz 滤波),别把有效带宽滤掉。

18. 运放参考与 ADC 共地💡 运放偏置中点、ADC 参考与采样地在模拟区单点相连;禁止穿越功率地。

地

19. 三地分区单点汇接💡 功率地/模拟地/数字地分区,一点(或电阻/磁珠)相连;大电流回流不进模拟区。

信号完整性

20. CAN 差分等长💡 CANH/CANL 等长差分(±1%)+ 双端 120Ω 位置确认;远离电机线。

21. 编码器线屏蔽与串接💡 长线编码器用屏蔽线/双绞,板上入口加 ESD/滤波;磁编码器远离功率电感。

22. 晶振/时钟区域隔离💡 晶振下方铺地,远离高频开关节点;IMU 靠近结构安装点。

23. 高速信号 3W 间距与短桩补充💡 相邻信号线间距 ≥3 倍线宽,高速/时钟避免长残桩(stub)与长平行走线,减小串扰与反射。

24. 模拟小信号远离功率区补充💡 采样/编码器/霍尔等模拟线距开关节点 ≥3mm,必须交叉时 90° 垂直;平行走线=主动引入容性耦合。

5 热与工艺

铜箔是免费的散热器,但载流、温升和器件寿命要一起核算——热失效往往比电失效更隐蔽、更难复现。

热与工艺

25. 发热器件铺铜+过孔阵列💡 MOSFET/DCDC 热焊盘下拉过孔阵列到底层大铜;铜厚与板层数按损耗核算(02-11 计算器)。

26. 温度传感点布置💡 NTC/板温传感贴近发热源但不被其热区误导;电机温度传感走线防护。

27. 功率走线载流与温升核算补充💡 1oz 铜按 40mil/A(外置参考)查宽,过孔按 0.5~1A/孔并联;长距离大电流走线按温升降额,避免铜箔熔断。

28. 热敏器件远离热源补充💡 电解电容/晶振/霍尔传感器远离 MOSFET、电感、采样电阻;电解电容寿命随温升每 10°C 约减半。

6 制造检查

DFM 决定能不能一次做对、好不好修;ESD 与爬电间距则是量产可靠性与安规的底线,投板前最后过一遍。

DFM 与可制造性

29. 丝印与极性齐全💡 二极管/电解/IC1 脚/接插件方向全部可读;测试点标注网络名。

30. 测试点布置💡 关键网络(母线电压/三相/电流采样/地)留 ≥1mm 测试点,示波器地环路好下针。

31. 安装孔与禁布区💡 螺丝孔禁布区 ≥ 孔径 2 倍;外壳/结构件投影区不走线;接插件不悬臂受力。

32. 可维修性💡 易损件(栅驱/驱动芯片)周边 3mm 无高件;0402 以下器件慎用(手焊难)。

33. 版本与日期丝印💡 板上印版本号+日期,与 BOM/原理图版本对应——返修事故的头号来源是版本错配。

ESD 与连接器

34. ESD 防护就近连接器补充💡 对外连接器(CAN/编码器/按键)入口加 TVS/ESD 二极管,紧贴连接器、地回路短,先过保护再过信号。

35. 连接器防呆与机械强度补充💡 连接器类型/方向防呆+丝印,焊盘加固、加定位孔;大电流端子多 pin 并联均流,不悬臂受力。

36. 爬电间距与安规补充💡 高压(>60V)按污染等级核算爬电距离,强弱电分区留足间距;低压板也避免丝印/器件压焊盘造成隐性短路。

7 本节自测

1. 功率环路(母线电容→MOSFET→电机线→电容)面积过大,最直接的后果是?

💡 解析:EMI ∝ μ₀·I·A/(4πr)(环路电流×面积)。开关节点的 dv/dt 与环路的 di/dt 一起构成辐射源与地弹噪声源——这是"功率环路最小化"排在所有规则第一条的原因。

2. 电流采样电阻的下述布局,哪种是对的?

💡 解析:采样是毫伏级信号,共模抑制靠差分紧耦合;开关节点 dv/dt 会容性耦合进高阻抗走线;栅驱是强干扰源,并排走线=主动引入串扰。"就近、差分、远离"六字诀。

3. 自举电容(高侧栅驱供电)布局的要点是?

💡 解析:自举回路在每次 PWM 下方波瞬间充放电,回路电感大→高侧供电跌落→上管开通不足→发热甚至关不断。VS 必须凯尔文连接到相位焊盘,否则电机大电流的压降会污染参考。

4. 四层功率驱动板最合理的层叠顺序是?

💡 解析:关键信号要「贴着」完整参考平面走,回流路径最短;功率层夹在中间、与地平面相邻,还能利用平面间电容去耦。信号/地/功率/信号让顶层与底层信号都各有一个紧邻参考平面。

5. 对外连接器(如 CAN/编码器)的 ESD 防护,正确做法是?

💡 解析:ESD 电流是纳秒级瞬态,保护器件若离连接器远,浪涌会先冲进后级器件并沿线辐射;必须「贴脸」放在入口、保护地回流入地最短。软件滤波处理不了 μs 级 ESD 尖峰。

6. 关于功率走线的载流与温升(第 27 条),下列哪项符合本清单的做法?

💡 解析:清单第 27 条明确:1oz 铜按 40mil/A(外置参考)查宽,过孔按 0.5~1A/孔并联。过孔是载流链条上的「细脖子」,只加宽铜皮、不打并联过孔,电流仍会被过孔卡住发热;载流不足会让铜箔温升失控甚至熔断。

7. 关于「地不是地」的地分区设计(第 19 条),下列做法正确的是?

💡 解析:总纲第三条「地不是地」——功率/模拟/数字地分区后单点(或电阻/磁珠)汇接,目的是让几十安培的大电流回流不流过毫伏级小信号的参考点。完全断开会令参考电位悬空,取消分区则会让功率电流污染采样参考。

8. 关于电解电容寿命与布局(第 28 条),下列说法正确的是?

💡 解析:清单第 28 条明确「电解电容寿命随温升每 10°C 约减半」,是「热失效比电失效更隐蔽」的典型。电解电容、晶振、霍尔传感器都应远离 MOSFET、电感、采样电阻等发热源;把电解电容贴着 MOSFET 放是常见误区,会显著缩短寿命。

📌 本节要点速查:①叠层定回流地基——4 层板用「信号/地/功率/信号」,关键信号紧贴完整地平面、不跨槽;②功率环路最小面积——母线电容紧贴桥臂、相线短而宽、开关节点铜面积克制;③电源去耦就近——0.1µF 距引脚 ≤3mm,大电流 Buck 多颗陶瓷降 ESR;④差分采样「就近、差分、远离」+ 地分区单点汇接;⑤热与载流一起算——1oz 铜约 40mil/A、过孔 0.5~1A/孔,电解电容寿命每升温约 10°C 减半;⑥DFM/ESD/爬电收尾——ESD 贴连接器、>60V 核算爬电、丝印带版本号。

📌 本节小结:36 条清单就是六句话的展开——①叠层定回流地基、②功率环路最小面积、③电源去耦就近引脚、④差分采样就近滤波 + 地分区单点、⑤铜箔散热与载流温升一起算、⑥DFM/ESD/爬电收尾。清单打满 100% 再投板,省的是三轮打样的两周时间。

🤔 思考题:1. 四层板该怎么排层叠(信号/地/功率/信号)?地平面完整性与功率回流路径如何兼得?
2. 为什么编码器磁环要远离电机绕组端?板上的磁编码器又该避开哪些器件?
3. 一条 CAN 差分对若在换层时只在信号过孔旁打一个过孔、忘了加回流地过孔,会发生什么?

8 参考资料

资料整理更新至 2026-08 · 载流/间距/爬电等经验值参考 IPC-2221 与主流芯片厂商布局指南。