🧠 NPU与数字IC设计 · 板块总览与学习路线

一个 NPU 数字设计四阶段课程体系:数字设计基础 → AI 通识 → NPU RTL 项目 → UVM 验证项目。从 Linux / Verilog 入门,到亲手写出能识别手写数字的 NPU,再到搭建 UVM 验证平台完成覆盖率收敛 —— 适合准备切入数字 IC / AI 算力芯片方向的机器人专业学生。
NPU 数字IC设计 Verilog / SystemVerilog 四阶段路线 UVM 验证 算法-硬件协同
🎯 本页学习目标
1. 能说出本板块「四阶段」路线的顺序、各阶段目标与产出物,并判断自己当前处于哪个阶段
2. 能为自己制定一份 4~6 个月的 NPU 数字设计学习计划(含每阶段可检验的产出物)
3. 能说清学 NPU 与数字 IC 设计对机器人方向保研、求职的三类价值
4. 能列出本板块 13 页目录树,知道每页解决什么问题、按需跳转
建议用时:约 30 分钟(通读建立全局认知,后续按阶段逐页展开)

1 为什么学 NPU 与数字 IC 设计

大模型把「算力」变成了这个时代的硬通货,而算力的物理载体就是芯片。当通用 CPU / GPU 的功耗与带宽逐渐逼近天花板,NPU(Neural Processing Unit,神经网络处理器)这类领域专用架构(DSA)芯片成为兵家必争之地 —— 这背后是一整套数字 IC 设计知识与人才体系。对机器人专业的你来说,这条路线值得认真考虑,理由有三:

1.1 AI 算力芯片的人才需求是真实的、长期的

1.2 「机器人 × 芯片」是天然的交叉优势位

一台人形机器人 = 关节侧(FOC 驱动 + MCU 固件,本站 01~05 板块)+ 整机侧(主控 SoC,内含 CPU + NPU + 视觉/控制加速器)。两个世界说不同的语言:固件工程师不懂芯片为什么给出这样的接口时序,芯片工程师不懂机器人要什么样的算力与实时性。同时懂两边的人极其稀缺 —— 你在机器人方向积累的系统认知(总线、实时性、传感器链路),会让你在设计/验证 NPU 时比纯微电子背景的人更懂「这块电路到底为谁服务」。

1.3 对保研、求职的三类直接价值

方向NPU / 数字 IC 项目能带来什么面试里怎么讲
保研复试 微电子、集成电路、计算机体系结构等方向的导师最看重「动手做过完整设计」:自己写 RTL、自己搭 UVM 验证、覆盖率收敛,是本科阶段极罕见的硬项目。 「我用 Verilog 实现了一个识别手写数字的 NPU,卷积/全连接/控制模块全部自主设计,并搭建 UVM 平台完成了 100% 功能覆盖率收敛。」—— 一句话就能把自己和只会背概念的同学区分开。
求职(芯片岗) 数字前端设计、功能验证(最缺人)、NPU 架构/性能建模三类岗位的笔试面试题(Verilog、CDC、总线、UVM)与四阶段内容一一对应。 四阶段项目经历 = 一份可直接写上简历的项目集:RTL 设计 + 仿真调试 + 验证平台,三段经历互相印证。
求职(机器人岗) 端侧部署、推理加速类岗位(把模型跑上 NPU/SoC)大量需要「懂算法 + 懂硬件」的部署工程师,芯片视角是稀缺加分项。 「我知道我的模型在芯片上是怎么算的:量化到 INT8、脉动阵列做卷积、访存瓶颈在哪。」—— 这是算法岗面试的高频杀手题。

1.4 数字 IC 岗位分工:四阶段分别对口谁的工作日常

「数字 IC 设计」是一整条流水线,学生最常混淆的是岗位分工。下表把本板块四阶段与真实岗位对应起来 —— 你会发现四阶段学完,前端设计与功能验证两类岗位的核心技能已经覆盖:

岗位日常工作核心技能本板块对应阶段
数字前端设计工程师 把 Spec 变成 RTL:模块切分、时序设计、编码、仿真自测 Verilog、状态机、CDC、总线协议、VCS/Verdi 阶段一 + 阶段三(全部)
功能验证工程师
(缺口最大)		 证明设计正确:验证方案、UVM 环境、用例与回归、覆盖率收敛 SystemVerilog、UVM、SVA 断言、覆盖率分析 阶段四(全部)+ 阶段三的仿真基础
NPU / DSA 架构工程师 算子分析、数据流与存储设计、性能(算力/带宽)建模 深度学习原理、量化、脉动阵列、访存分析 阶段二(全部)+ 阶段三联调经验
后端 / DFT / 模拟等 综合布局布线、可测性设计、模拟电路 本板块不展开,属于另一条技能线 —(了解流程即可,见 08-09)
💡 先给结论:本板块全部四阶段不需要流片、不需要买开发板,一台能装仿真工具(或访问学校 Linux 服务器)的电脑即可完成。真正的门槛不是设备,而是「每阶段亲手做出产出物」的执行力 —— 这与机器人学习的逻辑完全一致:只看不做,三个月归零。

2 四阶段学习路线总览

本板块把「从零到能做 NPU 项目」拆成四个逐级递进的阶段,每个阶段都有明确的学习目标、核心内容清单与通关产出物,产出物完成才进入下一阶段。下面一张图 + 一张表,先建立全局认知:

阶段一 · 入门 数字设计基础 Verilog · FIFO · APB 阶段二 · 认知 AI 通识课程 LeNet · CNN · 量化 阶段三 · 实战 NPU 数字设计项目 控制 · 卷积 · 联调 阶段四 · 验证 数字验证 + 项目 SystemVerilog · UVM 产出:FIFO/APB 模块 VCS+Verdi 全流程 产出:LeNet 训练推理 量化与硬件映射 产出:NPU 完整 RTL 数字识别仿真通过 产出:UVM 验证环境 覆盖率 100% 收敛 时间 → 建议总时长 4~6 个月(每周 8~12 小时)· 产出物通关制,逐阶段递进
图:NPU 数字设计四阶段学习路线——数字基础 → AI 通识 → RTL 项目 → 验证
阶段定位核心目标关键产出物建议时长
阶段一 数字设计基础
(本站 08-02 ~ 08-05)		 打地基:工具链 + HDL 语言 具备数字前端基础设计能力:Linux/EDA 环境、Verilog 语法与状态机、同步/异步 FIFO、APB 接口设计 3 个模块设计 + testbench,跑通 VCS 编译仿真与 Verdi 波形调试 4~6 周
阶段二 AI 通识课程
(本站 08-06 ~ 08-08)		 建认知:算法视角看硬件 理解卷积神经网络原理,掌握 LeNet 训练与推理,建立「算法-硬件协同设计」思维 PyTorch 训练 LeNet(MNIST ≥98%)+ 8bit 量化对比 + 硬件映射框图 4~6 周
阶段三 NPU 数字设计项目
(本站 08-09 ~ 08-11)		 做项目:亲手写一个 NPU 熟悉芯片完整设计流程,掌握 AHB/APB/AXI 总线,独立完成 NPU 完整 RTL 与功能仿真 NPU 五大模块 RTL 整体联调,仿真跑通手写数字识别 6~8 周
阶段四 数字验证基础 + 项目
(本站 08-12 ~ 08-13)		 上强度:工业级验证方法学 精通 SystemVerilog 与 UVM,独立完成 NPU 验证方案设计、UVM 平台搭建与覆盖率收敛 完整 UVM 验证环境,定向+随机用例通过,功能覆盖率 100% 6~8 周

2.1 开课前自查清单与常见疑问

没有 VCS / Verdi 的商业授权,还能学吗?
能。学校服务器普遍有 EDA 授权,优先申请使用;个人电脑可用开源工具链替代:Icarus Verilog(iverilog)+ GTKWave 看波形,或 Verilator 做快速仿真 —— 工具操作细节略有差异,但「编译 → 仿真 → 看波形 → 定位 bug」的流程与概念完全一致,后续换回 VCS/Verdi 只是熟悉界面的问题。
阶段三做的「教学版 NPU」与真实的商用 NPU 差距有多大?
差距主要在规模与配套:教学版面向 LeNet 级别的小模型,不含完整指令集、编译器工具链与低功耗设计;但模块切分方式、总线接口、CDC 处理、联调与验证方法论与工业界一致。想继续缩小差距,可对照 NVDLA(完整商用级架构)与 Gemmini(可配置脉动阵列)的源码深入,或挑战「一生一芯」走向真实流片。
机器人方向保研/求职,值得为这个板块投入 4~6 个月吗?
取决于目标岗位:想去芯片行业(设计/验证/架构)或端侧部署方向,这四阶段就是核心技能本身,非常值得;想走纯运动控制/运控算法方向,则优先级应让位于本站 04/06 板块,但建议至少完成阶段一 + 08-07/08-08 的阅读,建立「模型怎么跑在芯片上」的认知 —— 这在具身智能时代只会越来越重要。
✅ 通关规则:与软件路线图一样,本板块执行「产出物通关制」—— 每个阶段的产出物必须真的做出来才算过关。数字 IC 学习最大的坑是「看视频都懂,动手全忘」:Verilog 是描述硬件的语言,只有反复经历「写 → 仿真 → 看波形 → 修 bug」,才能建立真正的硬件思维。
⚠️ 阶段选择提示:已有 Verilog 基础(如修过数电/完成过 FPGA 课设)的同学,可以直接从阶段二切入,但请先用 08-04(FIFO 与 CDC)自测;已有 PyTorch 经验的同学可以压缩阶段二到 2 周,重点只看「量化 + NPU 体系结构 + 硬件映射」三块。不要为了「学得完整」而重复投入已掌握的内容。

3 第一阶段:数字设计基础(Verilog / FIFO / APB)

一切从工程环境与硬件语言开始。第一阶段的目标不是「学会 Verilog 语法」这么简单,而是把工业级 EDA 工具链(Linux 服务器 + VCS + Verdi)和数字前端核心电路结构(状态机、FIFO、APB 接口)一次打通 —— 这套流程与芯片公司日常开发完全一致。

阶段一 数字设计基础 · 学习目标
熟练操作 Linux 服务器并完成 EDA 工具环境配置;掌握 Verilog 语法与常用电路结构(状态机、任务函数、模块调用);理解并独立设计同步 FIFO 与异步 FIFO;掌握 APB 协议时序与接口模块设计 —— 最终具备数字前端基础设计能力。
核心学习内容清单:
  • 工程环境:Linux 服务器操作、Vim 编辑器、SVN 版本管理、Makefile 工程构建
  • EDA 工具链:EDA 工具环境配置、VCS 编译与仿真、Verdi 波形调试全套流程(编译 → 仿真 → 加载 fsdb 波形 → 信号追踪 → 定位 bug)
  • Verilog 语法与结构:数据类型与运算符、阻塞/非阻塞赋值、有限状态机(一段/两段/三段式)、任务(task)与函数(function)、模块层级调用与例化
  • 存储结构:同步 FIFO 原理与设计(空/满判断)、异步 FIFO 原理与设计(指针跨时钟域)
  • 亚稳态与 CDC:亚稳态的成因与危害、两级同步器、格雷码在异步 FIFO 指针同步中的应用
  • 总线入门:APB 协议时序(IDLE/SETUP/ACCESS 状态)、接口信号(PSEL/PENABLE/PADDR/PWDATA/PRDATA 等)、APB 从接口状态机及模块设计
✅ 产出物与通关标准:① 在 Linux 服务器上独立完成 EDA 环境配置,能用 Makefile 一键编译仿真;② 独立设计同步 FIFO + 异步 FIFO + APB 从接口模块三个设计,每个都配 testbench 并用 VCS + Verdi 完成仿真调试;③ 异步 FIFO 指针用格雷码同步,能口头讲清「为什么直接同步多 bit 二进制计数器会出问题」;④ 能在波形图上指出 APB 一次传输的 SETUP 与 ACCESS 相位。四个条件全部满足 = 通关。
💡 对应页面:本阶段展开为 4 页 —— 08-02 数字设计环境与工具链、08-03 Verilog 语法与状态机设计、08-04 FIFO 设计与跨时钟域 CDC、08-05 APB 总线协议与接口设计。

4 第二阶段:AI 通识课程(LeNet 与 NPU 认知)

会写 RTL 只是「会造零件」,要知道「造什么零件、为什么这么造」,必须先懂算法。第二阶段用最经典的 CNN 网络 LeNet 把「算法 → 量化 → 硬件映射」整条链路走一遍,建立算法-硬件协同设计思维 —— 这是 NPU 架构师区别于普通 RTL 工程师的核心能力。

阶段二 AI 通识课程 · 学习目标
建立 AI 与 NPU 的基础认知;理解卷积神经网络的原理;掌握 LeNet 模型的训练与推理全流程;能站在硬件视角分析网络的计算量与访存量,形成算法-硬件协同设计的思维框架。
核心学习内容清单:
  • AI 与大模型基础:AI 发展脉络与大模型基本概念、CPU / GPU / NPU 架构差异(通用性 vs 专用性)、NPU 行业应用(手机端侧 / 自动驾驶 / 机器人主控)
  • CNN 原理:LeNet 网络结构(卷积-池化-全连接堆叠)、卷积/池化/全连接层原理、MNIST 数据集的应用
  • 训练原理:网络前向传播与反向传播、优化算法(SGD/Adam 直觉)、损失函数与过拟合处理
  • PyTorch 实战:PyTorch 框架实现、LeNet 模型训练与调参、模型保存与部署
  • 算法-硬件协同:模型量化(INT8/权重与激活)、推理引擎原理、端侧部署要点、NPU 脉动阵列架构、存储层级(片上 SRAM/寄存器/DRAM)、NPU 指令集及 LeNet 硬件映射、NPU 计算与访存分析、稀疏化性能优化方法

一个衡量「该给这层网络配多少算力」的基础公式 —— 卷积层计算量:

FLOPs = 2 \, K^2 \, C_{in} \, H \, W \, C_{out}

其中 K 为卷积核边长,Cin/Cout 为输入/输出通道数,H/W 为输出特征图高/宽。用这个公式逐层估算 LeNet,你会发现卷积贡献了绝大部分计算量 —— 这正是 NPU 用脉动阵列「重兵布防」卷积的原因。

4.1 LeNet 经典结构速查表(阶段三 RTL 切分的算法依据)

这张表建议打印贴在工位上:阶段三把 NPU 切成「卷积 / 池化 / 全连接」模块时,切的正是下面这张表的行:

层类型输出尺寸硬件视角要点
Input输入1×32×32经典 LeNet-5 输入 32×32;MNIST 28×28 需先缩放/补边
C1卷积(6 个 5×5 核)6×28×28乘加主体 → 对应 NPU 卷积模块 / 脉动阵列
S2池化(2×2)6×14×14降采样 → 计算量小,访存为主
C3卷积(16 个 5×5 核)16×10×10乘加主体 → 同 C1,复用同一卷积阵列
S4池化(2×2)16×5×5降采样 → 访存为主
C5全连接120矩阵-向量乘 → 对应 NPU 全连接模块(与卷积可共享乘加阵列)
F6全连接84同上
Output全连接 + 分类10输出 0~9 十类概率,取最大者为识别结果
✅ 产出物与通关标准:① 用 PyTorch 在 MNIST 上训练 LeNet,测试集精度 ≥98%,并保存模型完成推理;② 对训练好的模型做 INT8 量化,对比量化前后的精度损失并给出分析;③ 画出「LeNet → NPU 硬件映射」框图,说清每一层放在脉动阵列/存储层级的哪里执行、数据从哪来、结果写到哪去;④ 能用自己的话回答「为什么 CNN 适合用 NPU 加速,而 CPU 不划算」。四个条件全部满足 = 通关。
💡 对应页面:本阶段展开为 3 页 —— 08-06 深度学习基础与 LeNet 实战、08-07 NPU 体系结构与脉动阵列、08-08 模型量化与端侧部署。

5 第三阶段:NPU 数字设计项目(RTL 全流程)

第三阶段是整个板块的主战役:把阶段一的 RTL 功底和阶段二的算法认知合流,亲手设计一个能识别手写数字的 NPU。你将经历一次完整的「需求 → Spec → 模块切分 → RTL 设计 → 联调仿真」流程,这就是数字前端工程师的日常。

阶段三 NPU 数字设计项目 · 学习目标
熟悉数字芯片完整设计流程(规格定义 → RTL 编码 → 功能仿真 → 综合 → 后端);掌握 AHB/APB/AXI 三大主流总线协议原理;独立完成 NPU 的完整 RTL 模块设计与功能仿真,实现手写数字识别功能。
核心学习内容清单:
  • 设计流程:数字芯片设计流程总览(需求 → 架构 → RTL → 验证 → 综合 → 布局布线 → 流片)、各环节的输入输出
  • CDC 进阶:跨时钟域同步电路设计(两级同步器、握手协议、异步 FIFO 的工程化使用)
  • 总线协议:AHB / APB / AXI 总线协议原理与对比(地址/数据相位、burst 传输、仲裁、通道解耦)
  • 仿真环境:仿真环境搭建、testbench 组织、波形回归比对
  • 项目启动:NPU 项目需求解读、Spec 分析、工作模式与接口定义(配置通路 + 数据通路)
  • 模块设计:NPU 控制模块(指令/状态调度)、卷积模块(乘加阵列)、ReLU 模块(激活)、全连接模块、权重存储模块设计
  • 联调收敛:NPU 整体模块联调、功能仿真、逐层数据比对,最终跑通手写数字识别
✅ 产出物与通关标准:① 完成 NPU 五大模块(控制/卷积/ReLU/全连接/权重存储)的 RTL 设计,接口定义有 Spec 文档支撑;② 整体联调仿真端到端跑通手写数字识别:输入一张 28×28 图像数据流,NPU 输出正确类别;③ 仿真过程留有逐层中间结果比对(卷积输出、全连接输出与 PyTorch 参考值一致);④ 输出一份设计文档(模块框图 + 时序说明 + 已知问题)。全部满足 = 通关,这也是你简历上最硬的一段项目经历。
💡 对应页面:本阶段展开为 3 页 —— 08-09 芯片设计流程与 AHB/AXI 总线、08-10 NPU 项目实战(上)Spec 与控制模块、08-11 NPU 项目实战(下)运算模块与联调。

6 第四阶段:数字验证基础 + 项目(SystemVerilog / UVM)

在芯片行业,验证工程师的数量通常是设计工程师的 1.5~2 倍,UVM(Universal Verification Methodology)是功能验证的事实标准方法学。第四阶段教你用工业级的 SystemVerilog + UVM,为第三阶段亲手写的 NPU 搭一套「可复用、可自动化回归」的验证平台 —— 这也是把你从「学生课设」推向「工业级项目」的最后一步。

阶段四 数字验证基础 + 项目 · 学习目标
精通 SystemVerilog 语法与 UVM 验证方法学;独立完成 NPU 项目的验证方案设计、完整 UVM 平台搭建与覆盖率收敛,具备按工业流程交付「已验证设计」的能力。
核心学习内容清单:
  • SystemVerilog 语言:数据类型(logic/队列/关联数组)、类与面向对象(继承/多态/虚方法)、接口(interface)、随机约束(constraint randomize)、线程通信(mailbox/semaphore/event)
  • UVM 全套架构:Factory(工厂注册与覆盖)、Sequencer、Driver、Monitor、Scoreboard、Agent、RAL(寄存器模型)、TLM 端口通信等核心组件的职责与连接关系
  • 验证方案:NPU 验证需求拆解、接口信号分析、功能验证点梳理(覆盖每种工作模式与边界条件)、制定定向测试 + 随机测试策略
  • 平台落地:搭建完整 UVM 验证环境、编写测试用例(sequence/test)、仿真调试与失败定位
  • 覆盖率收敛:功能覆盖率(covergroup)与代码覆盖率(行/条件/翻转/FSM)收集、分析与补全,直到达标
✅ 产出物与通关标准:① 为第三阶段的 NPU 项目输出一份验证方案文档(验证点列表 + 测试策略 + 环境框图);② 搭建完整 UVM 环境(含 Agent/Monitor/Scoreboard/RAL),随机约束用例可自动化回归;③ 定向 + 随机用例全部通过,任意一张 MNIST 图像经参考模型与 Scoreboard 自动比对无误;④ 功能覆盖率 100%、代码覆盖率达标,未覆盖项逐条给出分析说明。全部满足 = 整个板块毕业。
💡 对应页面:本阶段展开为 2 页 —— 08-12 SystemVerilog 与 UVM 架构、08-13 NPU 验证项目:环境搭建与覆盖率。

7 全板块目录树(13 页)

本板块共 13 页:本页为总览入口,其余 12 页按四阶段分组。点击折叠条展开,点击页名直接跳转。

📌 板块入口(1 页)
08-01 板块总览与学习路线(本页)
四阶段路线图、各阶段目标/内容/产出物速览、全板块目录与资源导航 —— 学任何一页之前先读它。
阶段一 数字设计基础(4 页)
08-02 数字设计环境与工具链
Linux 服务器操作、Vim、SVN、Makefile,EDA 工具环境配置与 VCS 编译仿真、Verdi 波形调试全套流程 —— 数字 IC 人的「第一天上班」。
08-03 Verilog 语法与状态机设计
Verilog 语法、阻塞/非阻塞赋值、一段/两段/三段式状态机、任务函数与模块调用,建立「代码即电路」的硬件思维。
08-04 FIFO 设计与跨时钟域 CDC
同步/异步 FIFO 原理与设计、亚稳态成因与两级同步、格雷码指针同步 —— 数字设计面试出题率最高的知识点。
08-05 APB 总线协议与接口设计
APB 协议时序(IDLE/SETUP/ACCESS)、接口信号定义与从接口状态机/模块设计,总线协议学习的第一块敲门砖。
阶段二 AI 通识课程(3 页)
08-06 深度学习基础与 LeNet 实战
卷积/池化/全连接层原理、前向/反向传播、损失函数与过拟合,用 PyTorch 在 MNIST 上训练 LeNet 并部署推理。
08-07 NPU 体系结构与脉动阵列
CPU/GPU/NPU 架构差异、脉动阵列数据流、存储层级与指令集,以及 LeNet 在 NPU 上的逐层硬件映射。
08-08 模型量化与端侧部署
INT8 量化原理与精度损失分析、推理引擎原理、端侧部署要点与稀疏化性能优化 —— 算法走向芯片的最后一公里。
阶段三 NPU 数字设计项目(3 页)
08-09 芯片设计流程与 AHB/AXI 总线
数字芯片完整设计流程总览、跨时钟域同步工程实践、AHB/APB/AXI 三大总线协议原理与仿真环境搭建。
08-10 NPU 项目实战(上):Spec 与控制模块
NPU 需求解读与 Spec 分析、工作模式与接口定义、控制模块与权重存储模块设计 —— 项目从纸上落到 RTL。
08-11 NPU 项目实战(下):运算模块与联调
卷积模块、ReLU 模块、全连接模块设计,NPU 整体联调与功能仿真,最终跑通手写数字识别。
阶段四 数字验证基础 + 项目(2 页)
08-12 SystemVerilog 与 UVM 架构
SystemVerilog 数据类型/类/接口/随机约束/线程通信,UVM 的 Factory、Sequencer、Driver、Monitor、Scoreboard、Agent、RAL、TLM 全套架构。
08-13 NPU 验证项目:环境搭建与覆盖率
验证需求拆解与验证点梳理、定向+随机测试策略、完整 UVM 环境搭建、用例编写与调试、功能/代码覆盖率收集分析与收敛。

8 精华资源导航(按阶段)

以下 13 条资源全部经过可达性核实,按四阶段分组;⭐ 标注为强烈推荐的入口级资源。原则:每阶段选 1 条主干吃透,胜过收藏 10 条。

🛠️ 阶段一 · 数字设计基础

🧩
⭐ HDLBits · Verilog 在线刷题
最经典的 Verilog 在线练习平台:提交代码即时仿真判定,题目覆盖组合逻辑、时序逻辑、状态机、读仿真、写测试平台,配合本站 08-03/08-04 使用,语法过关最快路径。
在线练习 ⭐ 语法必刷 入门
🎬
⭐ 野火 FPGA ZYNQ-7000 系列 Verilog 开发实战指南(B站)
121 讲系统视频教程,从开发板与工具入门到 Verilog 语法、状态机、FIFO 等实战案例,讲法偏工程落地,适合配合 08-02~08-04 边看边敲。
B站视频 ⭐ 系统课程 入门
🎬
零数电基础学 FPGA:Verilog / Vivado 入门(B站)
面向零数字电路基础的同学:第一课从数电基础补起,再到 Verilog 与 Vivado 入门实操,数电没学扎实的先看这条再上 HDLBits。
B站视频 入门
🚀
⭐ 「一生一芯」计划(中科院计算所)
公益芯片设计人才培养项目:从数字电路、处理器设计到 SoC 集成全流程,优秀学员可参与真实流片。完成本板块四阶段后挑战一生一芯,是从「NPU 课程项目」迈向「真实芯片」的进阶通道。
官方公益项目 ⭐ 进阶通道 进阶

🧠 阶段二 · AI 通识课程

📖
⭐ 《动手学深度学习》· LeNet 卷积神经网络章节
李沐等人所著开源交互式教材(全球 500+ 大学采用),LeNet 一章含可运行的 PyTorch 代码与逐层讲解;全书另有卷积/优化/计算性能等章节,与 08-06 一一对应,是阶段二的主干教材。
开源教材 ⭐ 主干教材 入门
⚡
PyTorch 官方 60 分钟入门教程(Deep Learning with PyTorch: A 60 Minute Blitz)
PyTorch 官方入门:张量操作、自动求导、构建神经网络、训练分类器四步走,训练 CIFAR-10 分类器的流程可直接迁移到 LeNet + MNIST 实战。
官方教程 入门

🔧 阶段三 · NPU 数字设计项目

🏭
⭐ NVDLA · NVIDIA 开源深度学习加速器
NVIDIA 开源的工业级 DLA 架构:提供完整 Verilog RTL、C 模型、编译器、Linux 驱动与测试平台,源自 Xavier 车规处理器。做 NPU 项目时对照它的模块划分与文档组织方式,格局立刻不一样。
官方开源 ⭐ 工业级参考 进阶
⭐
Gemmini · UC Berkeley 脉动阵列加速器生成器
伯克利开源的可配置脉动阵列 NPU 生成器(Chisel 编写,集成于 Chipyard/Rocket Chip 生态),可自由配置阵列规模与数据流 —— 想深挖 08-07「脉动阵列」的最佳真实代码样本。
GitHub 开源 进阶
📘
ARM 官方 AMBA APB 协议入门文档
ARM 官方对 AMBA 5 APB 协议的图文讲解:信号定义、IDLE/SETUP/ACCESS 状态与时序图,是 08-05 与 08-09 总线部分的第一手权威资料(配套 AMBA AXI 文档同样在 ARM Developer 站内)。
官方文档 中级
📄
知乎专栏:《NPU 架构分析与应用》
中文视角梳理主流 AI 芯片的常用架构:GEMM 加速架构(NVIDIA TensorCore、AMD Matrix Core)、CGRA、脉动阵列(Systolic Array)三条技术路线的对比,适合作为 08-07 的课前/课后读物。
知乎专栏 中级

🔬 阶段四 · 数字验证基础 + 项目

🧪
⭐ ChipVerify · 芯片设计与验证免费教程
700+ 示例的免费教程站:数字设计 → Verilog → RTL 综合 → 验证 → SystemVerilog → UVM 六门课程递进,还提供浏览器端仿真/综合实验室(免安装),与 08-12 章节结构高度吻合。
在线教程 ⭐ SV/UVM 入门 中级
🎓
Verification Academy(Siemens EDA 免费验证学院)
西门子 EDA 运营的免费验证培训平台:UVM / Coverage 两本权威 Cookbook、SystemVerilog 与 CDC 等专题课程、DVCon 会议资料,是 08-13 做「覆盖率收敛」时的方法学手册级参考。
方法学权威 高级
📜
Accellera UVM 标准官方下载页
UVM 方法学的官方标准组织:可下载最新 UVM 类库、用户指南与参考手册(UVM 1.2 / IEEE 1800.2),查组件 API、看第一手方法学定义认准这里。
标准组织 工具书

9 与本站其他板块的配合

本板块不是孤岛 —— 它与站内三个板块存在明确的「配合关系」,组合学习能让收益翻倍:

配合板块 / 页面配合方式为什么值得组合
保研复试
06-11 保研复试面试题库(控制 / 硬件学科)		 用本板块的 Verilog / CDC / 总线 / UVM 知识,补齐题库中硬件与体系结构类目的答题深度 复试面试官对「机器人专业 + 亲手做过 NPU 设计与验证」的组合几乎必追问 —— 题库负责押题,本板块负责让你答出工程细节(如「异步 FIFO 为什么用格雷码」),这是拉开差距的地方。
机器人工程师视角
04-02 固件与电机控制(SimpleFOC / ODrive / MotorOS)		 从关节 MCU 固件向上看整机主控:理解「关节 MCU ↔ SoC(NPU)」的算力分工与接口关系 FOC 固件跑在 MCU 上,感知/决策模型跑在 NPU 上 —— 电机控制让你懂「实时性从哪来」,NPU 设计让你懂「算力从哪来」,两头都懂才能做整机系统架构,这也是「软硬结合路线」的完全体。
具身智能
09 板块 · 大模型与具身智能(如 07-01 大模型基础与 MoE 架构图解)		 09 板块讲「模型怎么构建」,本板块讲「模型怎么在芯片上跑起来」—— 算法层与硬件层互为镜像 具身智能的瓶颈正在从「模型能力」转向「端侧算力与功耗」:懂 VLA/大模型的数据流,再懂 NPU 的脉动阵列与存储层级,你就能回答「为什么这台机器人端侧跑不动这个模型」这类真正有价值的问题。
💡 组合建议:保研冲刺期(复试前 1~2 个月)→ 主攻 06-11 题库 + 本板块 08-04/08-05/08-12 的高频面试点;机器人项目期 → 04-02 + 本板块阶段三,打通「固件 ↔ 主控」视角;前瞻学习期 → 09 板块 + 08-07/08-08,建立「大模型 × 端侧算力」的完整认知。

10 本节自测

1. 关于本板块「四阶段学习路线」,下列说法正确的是?
💡 阶段一(RTL 与工具链地基)→ 阶段二(算法与 NPU 认知)→ 阶段三(把两者合流写出 NPU)→ 阶段四(用 UVM 验证阶段三的 NPU),是严格的依赖递进关系;本板块执行「产出物通关制」,产出物没做出来不要跳阶段。
2. 异步 FIFO 中,读写指针跨时钟域同步时使用格雷码,原因是?
💡 直接同步多 bit 二进制计数器时,各 bit 到达目的时钟域的时间可能不一致(如 0111→1000 四位同时翻转),采样瞬间可能得到非法中间值,导致误判空/满;格雷码相邻数值仅一位变化,采样时刻最多错一位,不会产生非法值。这是 08-04 的核心考点,也是数字设计面试超高频题。
3. 「CNN 适合用 NPU 加速」的根本原因,下列哪条解释最准确?
💡 NPU 属于领域专用架构(DSA):CNN 的核心计算是规则、可并行、复用性强的卷积乘加,脉动阵列让数据在 PE 阵列中有节奏地流动复用,大幅减少访存、提高能效 —— 这才是「专用」胜过「通用」的原因(与主频、晶体管数量无关)。参见 08-07 与第 4 节的计算量公式。
4. 在 UVM 验证环境中,Scoreboard(计分板)的核心职责是?
💡 Scoreboard 是「自动判卷员」:比对 DUT 实际输出与参考模型(如逐层比对的 NPU Python/C 模型)预期,不一致即报错。B 是 Driver 的职责,C 是 Factory 的职责,D 通常由覆盖率收集组件(covergroup)完成。参见 08-12。
5. 验证项目中说的「覆盖率收敛」,正确的含义是?
💡 覆盖率收敛是一个「收集 → 分析 → 补全 → 回归」的迭代过程:功能覆盖率(验证点是否被测到)与代码覆盖率(行/条件/FSM/翻转)相互补充 —— 代码覆盖率高但功能覆盖率低说明验证点遗漏,反之说明代码可能有冗余或死代码。这是 08-13 的最终交付标准。
📌 本节小结:① 学 NPU 与数字 IC 的三大理由:AI 算力芯片人才需求真实且长期、「机器人 × 芯片」交叉背景稀缺、对保研复试与芯片/机器人两类求职都有直接价值;② 四阶段路线:数字设计基础(Linux/EDA/Verilog/FIFO/APB)→ AI 通识(LeNet/量化/脉动阵列)→ NPU 数字设计项目(五大模块 RTL + 联调识别手写数字)→ 数字验证(UVM 平台 + 覆盖率收敛),建议总时长 4~6 个月,全程不需要流片;③ 全板块 13 页按阶段组织,每阶段「产出物通关」后再前进;④ 配合 06-11 保研题库、04-02 固件电机、09 具身智能板块,组合收益最大。
🤔 思考题: 1. 你现在的数字 IC 基础处于哪个阶段?如果只有 3 个月(而不是 4~6 个月),你会怎样裁剪四阶段路线?哪些内容可以压缩、哪些绝对不能跳?
2. 「验证工程师比设计工程师多」是芯片行业的普遍现象:为什么设计一个模块容易,证明它"永远正确"却难得多?结合定向测试与随机测试的分工谈谈你的理解。
3. 假设你要在面试中用 3 分钟讲清"我亲手做了一个 NPU":你会按「Spec → 模块切分 → 关键设计决策 → 验证与覆盖率」的什么顺序组织这段陈述?哪些数字(精度、覆盖率、模块数)最有说服力?
4. 学完阶段二后回头看阶段一:Verilog 的「阻塞/非阻塞赋值」与 CNN 的「逐层串行计算」有什么对应关系?如果让你把 LeNet 的一层卷积画成时序图,时钟沿应该打在哪几个动作上?

11 参考来源与延伸资源

本页路线设计与资源条目均经核实可达(核实时间 2026-09),延伸资源详见第 8 节各资源卡:

📅 资料核实说明:以上链接均于 2026-09 逐一访问核实可达且与对应阶段内容对题;其中 Gemmini 链接在部分网络环境下访问 GitHub 需要稳定网络,可改用其国内镜像或 Chipyard 文档站获取。
延伸路径建议:四阶段毕业后的三个方向 —— ① 深入开源 NPU(NVDLA / Gemmini 源码);② 报名「一生一芯」挑战真实处理器与流片;③ 回到机器人主线(09 板块),把 NPU 认知用到具身智能端侧部署上。